第一部分 考研真题精选

一、单项选择题

1 、关于计算机的系统层次的叙述，错误的是（ ）。 [2026年408统考]

A．最上层是应用软件层

B．指令集体系结构是软件和硬件的接口

C．计算机组成（即微架构）属于指令集体系结构的物理实现

D．操作系统可通过ISA进行抽象，向上层软件提供服务

【答案】 D

【解析】 A项，计算机系统层次最上层为应用软件层；B项，指令集体系结构（ISA）是软硬件的核心接口，软件遵循ISA规范、硬件执行ISA指令；C项中“计算机组成是ISA的物理实现”表述虽不严谨，但可广义理解为ISA的实现范畴，并非核心错误；而D项存在根本性逻辑错误，ISA是静态的指令与硬件约定规范，无抽象能力，是操作系统基于ISA对硬件资源封装抽象，而非“通过ISA进行抽象”。

2 、机器数1010 0110B算右移3位，算左移2位的结果是（ ）。 [2026年408统考]

A．1101 0000B

B．1101 0011B

C．0101 0000B

D．0101 0011B

【答案】 A

【解析】 对补码表示的机器数1010 0110B进行算术右移3位时，由于最高位为1（负数），每次右移均在左侧补1，得到中间结果1111 0100B；随后进行算术左移2位（即逻辑左移，低位补0），分别得到1101 0000B，因此结果与A项一致。

3 已知float型变量用IEEE754单精度浮点数表示，采用就近舍入（中间值取偶数），若float型变量x为12.1，则x的机器数是（ ）。 [2026年408统考]

A．4141 9999H

B．4141 999AH

C．41E0 CCCCH

D．41E0 CCCDH

【答案】 B

【解析】 12.1为正数，符号位S＝0。十进制12.1转换为二进制是1100.0001100110011…，规格化后为1.1000001100110011…×2 3 ，实际指数e＝3，指数位E＝3＋127＝130，对应二进制10000010。尾数位取23位，截取小数部分前23位并按就近舍入规则调整后为10000011001100110011010。组合32位二进制为01000001010000011001100110011010，转换为十六进制是4141 999AH。

4 用8个64M×8位的DRAM芯片按交叉编上方式构成主存储器，并与一个宽度为64位的存储总线相连，主存每次最多每次读写64位，且按字编址，则下列地址中，与主存地址0018 001DH位于同一芯片中的是（ ）。 [2026年408统考]

A．0000 01D5H

B．000F A020H

C．0018 001EH

D．0F02 0014H

【答案】 A

【解析】 采用交叉编址方式时，由8个芯片构成64位字宽，每个芯片提供1字节，因此芯片选择由地址的最低几位决定。由于按字编址且每个字64位（8字节），地址的最低log 2 8＝3位（即A2A1A0）用于选择芯片。地址0018 001DH的二进制最低3位为101（因为1DH＝0001 1101B，低3位101），因此芯片号为5。同一芯片中的所有地址必须满足低3位相同（均为101）。A项（0000 01D5H，1D5H＝0001 1101 0101B，低3位101）符合条件；B、C、D项的低3位分别为000、110、100，均不同。

5 下列不是由指令集体系传构规定的是（ ） [2026年408统考]

A．输入输出指令

B．采用向量中断

C．虚拟存储管理方式

D．指令流水线是否使用超级流水线技术

【答案】 D

【解析】 指令集体系结构（ISA）是软件与硬件之间的接口规范，它定义了指令格式、数据类型、寄存器、寻址方式以及基本系统功能（如输入输出控制方式、中断机制等），因此输入输出指令和是否采用向量中断由ISA规定。虚拟存储管理方式涉及地址转换机制与保护模式，通常也由ISA定义框架（如页表结构）。而超级流水线技术是微架构层面的实现技术，用于提高处理器性能，属于微架构设计选择，不由ISA规定。

6 下列指令中执行后有可能按存放顺序执行其下一条指令的是（ ）。 [2026年408统考]

Ⅰ ．条件跳转指令

Ⅱ ．过程调用指令

Ⅲ ．陷阱（Trap）指令

Ⅳ ．过程返回指令

A．仅 Ⅰ 、 Ⅱ

B．仅 Ⅱ 、 Ⅳ

C．仅 Ⅱ 、 Ⅲ

D．仅 Ⅲ 、 Ⅳ

【答案】 A

【解析】 Ⅰ ．条件跳转指令：满足条件则跳转，不满足条件时直接按顺序执行下一条指令，符合“有可能按存放顺序执行”的要求。

Ⅱ ．过程调用指令（CALL）：常规场景下会跳转到过程入口，但存在特殊情况，若调用的目标地址恰好是紧随其后的下一条指令地址，此时指令执行后就会按存放顺序运行后续指令，因此具备可能性。

Ⅲ ．陷阱（Trap）指令：属于主动触发异常的指令，执行后会强制跳转至固定的异常处理程序入口，即时状态下PC不会指向原顺序的下一条指令，不符合要求。

Ⅳ ．过程返回指令（RET）：其功能是从栈中取出调用时保存的返回地址（即调用指令的下一条指令地址），该地址与RET指令本身的下一条指令无必然关联，因此不可能按RET指令的存放顺序执行后续指令。

综上，满足条件的是 Ⅰ 、 Ⅱ 。

7 某计算机按字节编址，数据cache共有1024行，采用4路组相联映射主存块大小为32B，若访问主存地址为1028的4字节数据，则该数据所在主存块对应的组号为（ ）。 [2026年408统考]

A．4

B．16

C．32

D．64

【答案】 C

【解析】 根据4路组相联映射规则，先算Cache组数：1024行÷4路＝256组（需8位组号），主存块大小32B对应5位块内偏移；组号＝（1028＞＞5）％256＝32。

8 某计算机按字节编址，虚拟地址为16位，页大小为256B，页表项中包含装入位（P），页框号（PPN）等字段，TLB采用4路组相联映射，共有16个页表项，TLB表项中包含标记（Tag）有效位（V）等字段，在TLB表项与主存页同步后，若主存页表中页号22对应的页表项中P＝0，PPN＝2AH，则下列不可能出现在组号为2的TLB表项中的是（ ）。 [2026年408统考]

A．Tag＝05H，V＝1，PPN＝1CH

B．Tag＝06H，V＝1，PPN＝2AH

C．Tag＝16H，V＝0，PPN＝2AH

D．Tag＝1AH，V＝0，PPN＝1CH

【答案】 A

【解析】 TLB采用4路组相联，共有16个表项，因此分为4组，组索引占虚拟页号（8位）的低2位。页号22（16H）的低2位为10（组索引2），高6位为05H（Tag）。题干指出主存页表中页号22的表项P＝0（无效）且PPN＝2AH，并在TLB与主存页表同步后。同步意味着TLB中页号22对应的项若存在，其PPN应与主存页表一致（2AH），且因P＝0其有效位V应为0。A项的Tag＝05H（对应页号22）却具有V＝1且PPN为1CH（与主存页表PPN不同），这与同步后的状态矛盾，因此不可能出现在组号为2的TLB表项中。

9 在不考虑异常中断处理和访存的额外开销下，下列关于数据通路结构与CPI之间的关系是正确的为（ ）。 [2026年408统考]

Ⅰ ．单周期数据通路计算机的CPI等于1

Ⅱ ．多周期数据通路计算机的CPI大于1

Ⅲ ．流水线数据通路计算机的CPI等于1

A．仅 Ⅰ 、 Ⅱ

B．仅 Ⅰ 、 Ⅲ

C．仅 Ⅱ 、 Ⅲ

D． Ⅰ 、 Ⅱ 、 Ⅲ

【答案】 D

【解析】 Ⅰ ．单周期数据通路：每条指令在一个固定的长时钟周期内完成，因此CPI＝1正确。

Ⅱ ．多周期数据通路：每条指令分成多个阶段（取指、译码、执行、访存、写回），每个阶段占用一个时钟周期，不同指令所需周期数可能不同，但都至少需要多个周期，因此CPI＞1正确。

Ⅲ ．流水线数据通路（理想情况，无冲突、无停顿、无中断）：每个时钟周期可以完成一条指令（指令吞吐率为1条/周期），此时CPI＝1正确。

10 不是特权指令的是（ ）。 [2026年408统考]

A．I/O指令

B．中断中断返回

C．中断返回

D．系统调用

【答案】 D

【解析】 系统调用是在用户态的陷阱指令，并不是特权指令。

11 中断控制I/0方式下，实现I/0需要硬件和软件协同完成，中断响应和处理过程中所包含的下列工作中，必须由硬件完成的是（ ）。 [2026年408统考]

A．开中断

B．中断判优

C．保存断点

D．保存通用寄存器

【答案】 C

【解析】 A项，开中断：由软件指令完成。

B项，中断判优：软件完成优先级排序，不一定需要硬件实现。

C项，保存断点：硬件自动将PC（程序计数器）压栈，是中断响应的核心硬件操作。

D项，保存通用寄存器：由中断服务程序（软件）完成。

12 在32位计算机上执行下列C语言代码段后，ui的值是（ ）。 [2025年408统考]

A．2 15 －1

B．2 15 ＋1

C．2 32 －2 15 －1

D．2 23 －2 15 ＋1

【答案】 D

【解析】 short si＝－32767的16位补码为1000 0000 0000 0001。

符号扩展到32位补码：1111 1111 1111 1111 1000 0000 0000 0001。

转unsigned int真值：2 32 －32767＝2 32 －（2 15 －1）＝2 23 －2 15 ＋1。

13 已知float型变量用IEEE 754单精度浮点数格式表示。若float型变量x的机器数为4730 0000H，则x的值是（ ）。 [2025年408统考]

A．0.375×2 14

B．1.375×2 14

C．0.375×2 15

D．1.375×2 15

【答案】 D

【解析】 机器数4730 0000H转二进制：01000111001100000000000000000000。

提取字段：

符号位S＝0（正），指数位E＝10001110（142），尾数位M＝011（0.375）。

计算：

1.375×2 （142 －127 ） ＝1.375×2 15 。

14 假设8位字长的计算机中，两个带符号整数x和y的补码表示分别为[x] 补 ＝A3H、[y] 补 ＝75H，则通过补码加减运算器得到的x－y的值及OF标志分别为（ ）。[2025年408统考]

A．24，0

B．24，1

C．46，0

D．46，1

【答案】 D

【解析】 [x] 补 ＝A3H（－93），[y] 补 ＝75H（117），－y的补码＝8BH。

计算x＋（－y）：A3H＋8BH＝12EH，截断8位为2EH（46）。

溢出判断：两负数相加得正数，OF＝1。

15 某32位计算机按字节编址，采用小端方式存放数据，编译器按边界对齐方式为下列C语言结构型数组变量employee分配存储空间。

若employee的首地址为0000 A0B0H，employee[1].id的机器数为1234 5678H，则该机器数中的56H所在存储单元的地址是（ ）。 [2025年408统考]

A．0000 A0C3H

B．0000 A0C4H

C．0000 A0C5H

D．0000 A0C6H

【答案】 C

【解析】 结构体对齐：int（4）＋char 10 ＋填充（2）＋int（4）＝20字节。

employee[1]起始地址＝A0B0H＋20＝A0C4H，其id＝12345678H（小端存储：A0C4H存78H，A0C5H存56H）。

56H地址为A0C5H。

16 下列选项中，由指令集体系结构（ISA）规定的是（ ）。 [2025年408统考]

A．是否采用阵列乘法器

B．是否采用定长指令字格式

C．是否采用微程序控制器

D．是否采用单总线数据通路

【答案】 B

【解析】 A项，是否采用阵列乘法器属于硬件实现细节，不由ISA规定。

B项，定长指令字格式是ISA规定的内容之一，它决定了指令的编码方式和长度，属于软件可见的部分。

C项，是否采用微程序控制器是硬件设计的选择，与ISA无关。

D项，单总线数据通路是硬件结构的具体实现方式，也不属于ISA的范畴。

17 下列关于RISC的叙述中，错误的是（ ）。 [2025年408统考]

A．多采用硬连线方式实现控制器

B．通常采用Load/Store型指令设计风格

C．难以采用流水线数据通路实现微架构

D．多采用寄存器传递过程调用时的参数

【答案】 C

【解析】 A项，RISC通常采用硬连线方式实现控制器，这种实现方式能够提高指令执行速度，符合RISC的特点。

B项，RISC指令系统设计风格简洁，通常采用Load/Store型指令，即只有Load（加载）和Store（存储）指令可以访问内存，其他指令操作都在寄存器之间进行。

C项，RISC指令简单规整，非常适合采用流水线技术来提高指令执行效率。

D项，RISC通过寄存器传递参数，减少内存访问次数，提高执行速度。

18 下列关于CPI和CPU时钟周期的叙述中，错误的是（ ）。 [2025年408统考]

A．不同类型指令的CPI可能不一样

B．程序的CPI与Cache缺失率无关

C．单周期CPU的时钟周期以最耗时指令所用时间为准

D．流水线CPU的时钟周期以最长流水段所用时间为准

【答案】 B

【解析】 A项，不同类型指令的执行过程和所需时间不同，例如算术运算指令和访存指令的CPI通常不同。

B项，程序的CPI与Cache缺失率密切相关。Cache缺失时，需要从主存读取数据，会增加指令执行时间，从而影响CPI。

C项，单周期CPU中，所有指令在一个时钟周期内完成，时钟周期以最耗时指令所用时间为准。

D项，流水线CPU的时钟周期由最长流水段的执行时间决定，以确保各流水段能正常衔接。

19 下列关于CPU中的数据通路和控制器的叙述中，错误的是（ ）。 [2025年408统考]

A．通用寄存器组中应该包含程序计数器

B．控制器中一定包含指令操作码的译码电路

C．单周期CPU中的控制器比多周期CPU中的更简单

D．流水线CPU需解决数据相关和控制相关等冒险问题

【答案】 A

【解析】 A项，通用寄存器组中通常不包含程序计数器（PC）。PC用于存储下一条指令的地址，一般属于控制器或专门的指令指针寄存器，而非通用寄存器组的一部分。通用寄存器主要用于存储数据和临时结果，与PC的功能和用途不同。

B项，控制器的核心功能是解释和执行指令，指令操作码的译码电路是控制器的必要组成部分，用于将操作码转换为相应的控制信号，以控制CPU各部件的操作。

C项，单周期CPU中，所有指令在一个时钟周期内完成，控制逻辑相对简单；而多周期CPU中，指令分多个时钟周期执行，需要更复杂的控制逻辑来协调各阶段的操作，因此单周期CPU的控制器更简单该选项正确。

D项，流水线CPU通过将指令分解为多个阶段并并行执行，可能会出现数据相关（如后续指令依赖前序指令的结果）和控制相关（如分支指令导致的流水线冲突）等问题，需要通过技术手段（如数据转发、分支预测）解决冒险问题。

20 某处理器总线采用同步、并行传输方式，每个总线时钟周期传送4次数据（quadpumped技术）。若该总线的工作频率为1333MHz（实际单位是MT/s，表示每秒传送1333M次），总线宽度为64位，则总线带宽约为（ ）。 [2025年408统考]

A．10.66GB/s

B．42.66GB/s

C．85.31GB/s

D．341.25GB/s

【答案】 A

【解析】带宽公式：传输频率x数据宽度。

传输频率：=1333MT/s,，数据宽度＝64位＝8B。

带宽＝1333x106x8B≈10.66GB／s（MT／s已含Quad-pumped，无需再乘4）。